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クロック同期設計 (クロックどうきせっけい) は、デジタル論理回路の設計技術のひとつである。 クロック信号と呼ばれる一定の周期でHi-Lowを繰り返す信号をフリップフロップに入力すると、データ信号などフリップフロップに入力された他の信号をクロック信号の周期に合わせて遅延させることができる。 これを間に挟むように用いて論理回路を構成すれば、その中の論理回路はそのクロック周期を越えない限り設計者はタイミング設計ではクロック信号からの遅れ要素だけ考慮すれば済む。回路規模がクロック周期を超えることをタイミング・バイオレーションと呼ぶ。このような回路をクロック同期回路と呼ぶ。またそのクロック信号を回路全体に行き渡らせ全ての回路をクロック同期させれば、設計者はタイミング・バイオレーションのみ気を付けることで調和を保った回路を設計することができる。このことをクロック同期設計と呼ぶ。 == クロックの種類 == 同期のためのクロックはラッチの制御や速度などに依存して複数種類がある *単相クロック *:フリップフロップなどに向け、エッジトリガとして用いる。 *2相クロック *2相ノンオーバラップクロック *:レベルトリガのラッチなどに用いる。φ1、φ2の2つの異なる位相を持ち、互いにトリガ期間が重なっていないクロック。順序回路にφ1クロック、φ2クロックと挟み込むように配置し、ノンオーバラップ期間を設ける事でデータスルーを抑える。 抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』 ■ウィキペディアで「クロック同期設計」の詳細全文を読む スポンサード リンク
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