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Verilog[ヴぇりろぐ]
Verilog（ヴェリログ）は、デジタル回路の設計用の論理シミュレータであり、そこで使用するハードウェア記述言語でもある。両者を区別する場合、言語の方を「Verilog HDL」と呼ぶ場合もある。 言語の開発にあたっては、ソフトウェア開発者にも受け入れられるようにプログラム言語のC言語やPascalの要素を取り入れたものとなっている。後継言語はSystemVerilog。IEEE 1364-2005として標準化しIEC国際規格にもなり, System Verilogの規格と統合して IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language となっている。
==概要==
CPU 上で動くプログラミング言語との相違点として、文（ステートメント）の実行は並列実行を基本とし、逐次実行も記述できる。これは、並列動作する電子回路を記述する言語だからである。また、Verilogモデルは実際のハードウェアの構成に近いモジュールの階層を構成できる。モジュールではまず、入力/出力端子、必要に応じて双方向端子を宣言する。次に、配線を示すwire、記憶素子を示すregとサブモジュールのリストなどを定義する。さらに、続いてその動作を規定するステートメントやステートメントをグループにしたブロック群を定義する。ブロックはbeginキーワードで始まり、endキーワードで終わる範囲で定義し、ブロック内はステートメントが並列に実行される。逐次実行したい場合は、ブロッキング代入を使うか、クロックのタイミングを待つ書き方をする。各ブロックは並列に実行される。
Verilog 言語には、論理合成を適用して実際の回路に変換可能な記述(設計機能)とそうではない部分(検証機能)がある。検証機能はテストやデバッグ時にシミュレータ上で実行する際に使われる。設計中のモジュールが全て合成可能なステートメントだけで記述している場合、適切なソフトウェアを用いて半導体チップの回路、さらにレイアウトデータまで変換することができる。
「Verilog-HDL」という表記が用いることがあるが、IEEEなどの文書では「Verilog」と「HDL」との間にハイフンが入らない「Verilog HDL」と表記している。
抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』
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